RTL设计工程师

RTL设计工程师


【主要职责】

- 为公司基于RISC-V CPU内核的机器学习ASIC芯片设计RTL

- 微架构及实现

- 能够在功能、性能、功率和面积需求之间做出合理权衡

- 参与设计和代码审查

- 优化芯片的时钟及功耗

- 为模拟仿真过程中的芯片功能和性能调试提供支持

- 为RTL设计编写计时和功耗限制

【岗位要求】

- 电子、计算机、物理、数学等相关理工科专业,硕士或博士学历

- 具备使用System Verilog进行RTL设计的经验

- 良好的Python/Perl/Tcl脚本编写能力

- 具备功耗优化相关知识

- 对RISC-V指令集、CPU体系架构、存储器分级体系有所了解将优先考虑

- 熟悉pipeline设计原理

- 熟悉仿真技术为佳,如Zebu,FPGA

- 英文听说读写能力熟练

- 优秀的学习能力、责任心和团队协作能力

- 有跨地域, 跨时区, 跨语言协作经验的优先考虑

招聘数量:1名

薪资待遇:1万元以上

企业名称及简介:睿思芯科公司创始团队来自于 UC Berkeley RISC-V原创项目组,团队成员多数拥有世界知名高校硕博背景和顶级半导体企业多年专业经验,具备RISC-V和AI芯片领域的深厚学识和卓越研发实力。公司获得顶级投资机构背书,客户涵盖国内多家知名企业,开展IP授权和SoC定制化开发合作。

投递邮箱:career@rivai.ai

截止时间:2020.12.31

备注:邮件命名:姓名+投递岗位(前海人才中心推荐)

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